FPGA וASIC הן פלטפורמות טכנולוגיות ייעודיות. בהיותם כאלו, יש להם תזרימי ביצוע שונים. תזרימי הביצוע יכולים להיות מאוד דומים (לעתים אף חופפים) בצמתים שונות, אך למרות זאת שונים.

מה ההבדל בין פיתוח RTL עבור ASIC ופיתוח RTL עבור FPGA?

האנלוגיה הפשוטה ביותר שניתן לחשוב עליה היא לגו. דמיינו שיש לכם קופסא של חלקי לגו שונים המייצגים שערים לוגיים שונים, באפרים, זכרונות וכדומה.

עיצובי ASIC (או IC בצורה יותר רחבה) הם כמו לבנות מודל לגו מאפס בעזרת החלקים הללו ולאחר מכן לחווט ביניהם.

עיצובי FPGA מבוססים על רי-קונפיגורציה של חלקי המודל בטרום-הבנייה וטרום-החיווט, חלקיק אחד או חוט לא ישנה את המיקום. הטריק בFPGA הוא היכולת לבצע תצורה מחדש של חלקי היסוד שטרם מוקמו וחווטו להתנהגות הרצויה.  מידול הRTL של החומרה הדיגיטלית הוא, סביר להניח, ההליך הכי מקביל לשני התזרימים.

מודל הRTL של עיצוב מסוים יכול להיות זהה עבור יעדי ASIC וFPGA (ברוב המקרים, ההבדלים הם בהתאם למקורות הזיכרון, תזמון והפעלה מחדש).

הוריפיקציה עבור מודל זה יכולה להיות זהה באופן פרקטי. לאחר ההשלמה של מודל הוריפיקציה, דברים מתחילים להסתעף החוצה.

מהו השוני בסינתזת מודל ה-RTL?

הצעד הראשון של סינתזת מודל הRTL היא מאוד דומה בשני המקרים. לוקחים מודל RTL ברמה גבוהה ומסנתזים אותו לנטליסט טכנולוגי עצמאי.

מהו השוני בתהליך המיפוי?

השלב השני של סינתזה כוללת מיפוי תלוי טכנולוגיה. זהו היכן שנוצר החיבור הגדול הראשון בתזרים. בזמן שתזרים ASIC חופשי מקומבינציות של הטמעת תאים, תזרים FPGA מחוייב במיפוי הנטליסט העצמאי טכנולוגית על 'ים של שערים' קיים.

מהו השוני בעיצוב הפיזיקלי?

מנקודה זו והלאה התזרימים די שונים. העיצוב הפיזיקלי של ASIC הוא הליך 'מלמטה למעלה' הכולל את פיתוח העיצוב מאפס. עבודת הFPGA איננה כוללת שום עיצוב פיזיקלי. נכון יותר לומר כי היא כולל את הקונפיגורציה של העיצוב הקיים להבנת הפונקציה הרצויה.

המאמר לקוח במקור:

https://www.quora.com/What-is-the-difference-between-RTL-design-for-ASIC-and-RTL-design-for-FPGA